MINILED PCB廠商,FPC柔性板

基材	銅	層數(shù)	多面
絕緣層厚度	常規(guī)板	絕緣材料	有機樹脂
絕緣樹脂	環(huán)氧樹脂（EP）	阻燃特性	VO板

MINILED PCB廠商,FPC柔性板

軟硬結(jié)合板的優(yōu)缺點：
軟硬結(jié)合板，就是柔性線路板與硬性線路板，經(jīng)過壓合等工序，按相關(guān)工藝要求組合在一起，形成的具有FPC特性與PCB特性的線路板。
因為軟硬結(jié)合板是FPC與PCB的組合，軟硬結(jié)合板的生產(chǎn)應(yīng)同時具備FPC生產(chǎn)設(shè)備與PCB生產(chǎn)設(shè)備。
首先，由電子工程師根據(jù)需求畫出軟性結(jié)合板的線路與外形，然后，下發(fā)到可以生產(chǎn)軟硬結(jié)合板的工廠，經(jīng)過CAM工程師對相關(guān)文件進(jìn)行處理、規(guī)劃，然后安排FPC產(chǎn)線生產(chǎn)所需FPC、PCB產(chǎn)線生產(chǎn)PCB，這兩款軟板與硬板出來后，按照電子工程師的規(guī)劃要求，將FPC與PCB經(jīng)過壓合機無縫壓合，再經(jīng)過一系列細(xì)節(jié)環(huán)節(jié)，最終就制成了軟硬結(jié)合板。

很重要的一個環(huán)節(jié)，應(yīng)為軟硬結(jié)合板難度大，細(xì)節(jié)問題多，在出貨之前，一般都要進(jìn)行全檢，因其價值比較高，以免讓供需雙方造成相關(guān)利益損失。

優(yōu)點：軟硬結(jié)合板同時具備FPC的特性與PCB的特性，因此，它可以用于一些有特殊要求的產(chǎn)品之中，既有一定的撓性區(qū)域，也有一定的剛性區(qū)域，對節(jié)省產(chǎn)品內(nèi)部空間，減少成品體積，提高產(chǎn)品性能有很大的幫助。

缺點：軟硬結(jié)合板生產(chǎn)工序繁多，生產(chǎn)難度大，良品率較低，所投物料、人力較多，因此，其價格比較貴，生產(chǎn)周期比較長。

高速PCB設(shè)計指南之二
第二篇 PCB布局

在設(shè)計中，布局是一個重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認(rèn)為，合理的布局是PCB設(shè)計成功的第一步。
布局的方式分兩種，一種是交互式布局，另一種是自動布局，一般是在自動布局的基礎(chǔ)上用交互式布局進(jìn)行調(diào)整，在布局時還可根據(jù)走線的情況對門電路進(jìn)行再分配，將兩個門電路進(jìn)行交換，使其成為便于布線的最佳布局。在布局完成后，還可對設(shè)計文件及有關(guān)信息進(jìn)行返回標(biāo)注于原理圖，使得PCB板中的有關(guān)信息與原理圖相一致，以便在今后的建檔、更改設(shè)計能同步起來, 同時對模擬的有關(guān)信息進(jìn)行更新，使得能對電路的電氣性能及功能進(jìn)行板級驗證。

--考慮整體美觀
一個產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認(rèn)為該產(chǎn)品是成功的。
在一個PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。

--布局的檢查印制板尺寸是否與加工圖紙尺寸相符？能否符合PCB制造工藝要求？有無定位標(biāo)記？
元件在二維、三維空間上有無沖突？
元件布局是否疏密有序，排列整齊？是否全部布完？
需經(jīng)常更換的元件能否方便的更換？插件板插入設(shè)備是否方便？
熱敏元件與發(fā)熱元件之間是否有適當(dāng)?shù)木嚯x？
調(diào)整可調(diào)元件是否方便？
在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設(shè)計是否矛盾？
線路的干擾問題是否有所考慮？

高速PCB設(shè)計指南之三
第三篇 高速PCB設(shè)計

（一）、電子系統(tǒng)設(shè)計所面臨的挑戰(zhàn)

　　隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計師們正在從事100MHZ以上的電路設(shè)計，總線的工作頻率也已經(jīng)達(dá)到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設(shè)計的時鐘頻率超過50MHz，將近20% 的設(shè)計主頻超過120MHz。
　　當(dāng)系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題；而當(dāng)系統(tǒng)時鐘達(dá)到120MHz時，除非使用高速電路設(shè)計知識，否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作。因此，高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段。只有通過使用高速電路設(shè)計師的設(shè)計技術(shù)，才能實現(xiàn)設(shè)計過程的可控性。


（二）、什么是高速電路

　　通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說１／３），就稱為高速電路。
　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間，則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)。
信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動端。反之，反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。
（三）、高速信號的確定

　　上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時是否大于1/2驅(qū)動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設(shè)計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應(yīng)關(guān)系?！?br /> PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。
設(shè)Tr為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區(qū)域。如果Tr≤2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應(yīng)該使用高速布線方法。

（四）、什么是傳輸線

PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達(dá)到穩(wěn)定。這種效應(yīng)被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。



（五）、傳輸線效應(yīng)

基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。
· 反射信號Reflected signals
· 延時和時序錯誤Delay & Timing errors
· 多次跨越邏輯電平門限錯誤False Switching
· 過沖與下沖Overshoot/Undershoot
· 串?dāng)_Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

5.1 反射信號
　　如果一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動端的信號脈沖在接收端被反射，從而引發(fā)不預(yù)期效應(yīng)，使信號輪廓失真。當(dāng)失真變形非常顯著時可導(dǎo)致多種錯誤，引起設(shè)計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設(shè)計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設(shè)計結(jié)果，還會造成整個系統(tǒng)的失敗。
反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。


5.2 延時和時序錯誤
　　信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。
　　通常在有多個接收端時會出現(xiàn)問題。電路設(shè)計師必須確定最壞情況下的時間延時以確保設(shè)計的正確性。信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。

5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結(jié)的傳輸線，過量電容或電感以及阻抗失配。

5.4 過沖與下沖
過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時這些過沖電平會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍，損壞元器件。

5.5 串?dāng)_
　　串?dāng)_表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串?dāng)_。
　　信號線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號越小。異步信號和時鐘信號更容易產(chǎn)生串?dāng)_。因此解串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設(shè)備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進(jìn)行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難，這將直接影響仿真結(jié)果的準(zhǔn)確性和實用性。最通常的做法是將控制EMI的各項設(shè)計規(guī)則應(yīng)用在設(shè)計的每一環(huán)節(jié)，實現(xiàn)在設(shè)計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制。


（六）、避免傳輸線效應(yīng)的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。

6.1 嚴(yán)格控制關(guān)鍵網(wǎng)線的走線長度
　　如果設(shè)計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應(yīng)的問題。現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進(jìn)行設(shè)計，工作頻率小于10MHz，布線長度應(yīng)不大于7英寸。工作頻率在50MHz布線長度應(yīng)不大于1.5英寸。如果工作頻率達(dá)到或超過75MHz布線長度應(yīng)在1英寸。對于GaAs芯片最大的布線長度應(yīng)為0.3英寸。如果超過這個標(biāo)準(zhǔn)，就存在傳輸線的問題。

6.2 合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu)
　　解決傳輸線效應(yīng)的另一個方法是選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)。走線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
　　對于菊花鏈布線，布線從驅(qū)動端開始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設(shè)計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應(yīng)該是：Stub Delay <= Trt *0.1.
　　例如，高速TTL電路中的分支端長度應(yīng)小于1.5英寸。這種拓?fù)浣Y(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)。但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同步的。
　　星形拓?fù)浣Y(jié)構(gòu)可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應(yīng)和連線的特征阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。　

　　在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復(fù)雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進(jìn)行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
　　串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅(qū)動電路。　　串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。
　　最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT,HCT, FAST)。
　　此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
　　垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現(xiàn)漂移，在最壞的情況下電阻成為開路，造成PCB走線終結(jié)匹配失效，成為潛在的失敗因素。

6.3 抑止電磁干擾的方法
　　很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復(fù)雜的設(shè)計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術(shù)"Build-up"設(shè)計制做PCB來實現(xiàn)。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB面積的縮小對走線的拓?fù)浣Y(jié)構(gòu)有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。

6.4 其它可采用技術(shù)
　　為減小集成電路芯片電源上的電壓瞬時過沖，應(yīng)該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。
　　當(dāng)去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
　　任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時過沖。
　　如果沒有電源層，那么長的電源連線會在信號和回路間形成環(huán)路，成為輻射源和易感應(yīng)電路。
　　走線構(gòu)成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)。如果環(huán)路穿過同一網(wǎng)線其它走線則構(gòu)成閉環(huán)。兩種情況都會形成天線效應(yīng)(線天線和環(huán)形天線)。天線對外產(chǎn)生EMI輻射，同時自身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。

結(jié)束語
　　　　高速電路設(shè)計是一個非常復(fù)雜的設(shè)計過程。本文所闡述的方法就是專門針對解決這些高速電路設(shè)計問題的。此外，在進(jìn)行高速電路設(shè)計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。因此在設(shè)計中，需權(quán)衡各因素，做出全面的折衷考慮；既滿足設(shè)計要求，又降低設(shè)計復(fù)雜度。高速PCB設(shè)計手段的采用構(gòu)成了設(shè)計過程的可控性，只有可控的，才是可靠的，也才能是成功的！

高精密度(HDI板)電路板的耐熱性介紹

HDI板的耐熱性能是HDI可靠性能中重要的一個項目，HDI板的板厚變得越來越薄，對其耐熱性能的要求也越來越高。無鉛化進(jìn)程的推進(jìn)，也提高了HDI板耐熱性能的要求，而且由于HDI板在層結(jié)構(gòu)等方面不同于普通多層通孔PCB板，因此HDI板的耐熱性能與普通多層通孔PCB板相比有所不同，一階HDI板典型結(jié)構(gòu)。HDI板的耐熱性能缺陷主要是爆板和分層。到目前為止，根據(jù)多種材料以及多款HDI板的耐熱性能測試的經(jīng)驗，發(fā)現(xiàn)HDI板發(fā)生爆板機率最大的區(qū)域是密集埋孔的上方以及大銅面的下方區(qū)域。

耐熱性是指PCB抵抗在焊接過程中產(chǎn)生的熱機械應(yīng)力的能力， PCB在耐熱性能測試中發(fā)生分層的機制一般包括以下幾種：

1) 測試樣品內(nèi)部不同材料在溫度變化時，膨脹和收縮性能不同而在樣品內(nèi)部產(chǎn)生內(nèi)部熱機械應(yīng)力，從而導(dǎo)致裂縫和分層的產(chǎn)生。

2) 測試樣品內(nèi)部的微小缺陷(包括空洞，微裂紋等)，是熱機械應(yīng)力集中所在，起到應(yīng)力的放大器的作用。在樣品內(nèi)部應(yīng)力的作用下，更加容易導(dǎo)致裂縫或分層的產(chǎn)生。

3) 測試樣品中揮發(fā)性物質(zhì)(包括有機揮發(fā)成分和水)，在高溫和劇烈溫度變化時，急劇膨脹產(chǎn)生巨大的內(nèi)部蒸汽壓力，當(dāng)膨脹的蒸汽壓力到達(dá)測試樣品內(nèi)部的微小缺陷(包括空洞，微裂紋等)時，微小缺陷對應(yīng)的放大器作用就會導(dǎo)致分層。

HDI板容易在密集埋孔的上方發(fā)生分層，這是由于HDI板在埋孔分布區(qū)域特殊的結(jié)構(gòu)所導(dǎo)致的。有無埋孔區(qū)域的應(yīng)力分析如下表1。無埋孔區(qū)域(結(jié)構(gòu)1)在耐熱性能測試受熱膨脹時，在同一平面上各個位置的Z方向的膨脹量都是均勻的，因此不會存在由于結(jié)構(gòu)的差異造成的應(yīng)力集中區(qū)域。當(dāng)區(qū)域中設(shè)計有埋孔且埋孔鉆在基材面上(結(jié)構(gòu)2)時，在埋孔與埋孔之間的A-A截面上，由于基材沒有收到埋孔在Z方向的約束，因而膨脹量較大，而在埋孔和焊盤所在的B-B截面上，由于基材受到埋孔在Z方向的約束，因而膨脹量較小，這三處膨脹量的差異，在埋孔焊盤與HDI介質(zhì)和塞孔樹脂交界處和附近區(qū)域造成應(yīng)力集中，從而比較容易形成裂縫和分層。

HDI板容易在外層大銅面的下方發(fā)生分層，這是由于在貼裝和焊接時，PCB受熱，揮發(fā)性物質(zhì)(包括有機揮發(fā)成分和水)急劇膨脹，外層大銅面阻擋了揮發(fā)性物質(zhì)(包括有機揮發(fā)成分和水)的及時逸出，因此產(chǎn)生巨大的內(nèi)部蒸汽壓力，當(dāng)膨脹的蒸汽壓力到達(dá)測試樣品內(nèi)部的微小缺陷(包括空洞，微裂紋等)時，微小缺陷對應(yīng)的放大器作用就會導(dǎo)致分層。

超實用的高頻PCB電路設(shè)計70問答之一
1、如何選擇PCB 板材？

選擇PCB板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計非常高速的 PCB 板子(大于 GHz 的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的 FR-4 材質(zhì)，在幾個GHz 的頻率時的介質(zhì)損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計的頻率是否合用。



2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。



3、在高速設(shè)計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。



4、差分布線方式是如何實現(xiàn)的？

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side(并排, 并肩) 實現(xiàn)的方式較多。



5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。



6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。這樣信號質(zhì)量會好些。



7、為何差分對的布線要靠近且平行？

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。



8、如何處理實際布線中的一些理論沖突的問題

基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。



晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain 與 phase 的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加 ground guard traces 可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。



確實高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內(nèi)層。最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。



9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。 另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。



10、關(guān)于 test coupon。

test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產(chǎn)的 PCB 板的特性阻抗是否滿足設(shè)計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。



11、在高速 PCB 設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結(jié)構(gòu)時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？

是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。



13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎？

一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點，當(dāng)然，需要手動補齊所要測試的地方。



14、添加測試點會不會影響高速信號的質(zhì)量？

至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當(dāng)測試點)可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)然還要滿足測試機具的要求)分支越短越好。



15、若干 PCB 組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。



16、能介紹一些國外關(guān)于高速 PCB 設(shè)計的技術(shù)書籍和數(shù)據(jù)嗎？

現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計算器等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB 板的工作頻率已達(dá) GHz 上下，疊層數(shù)就我所知有到 40 層之多。計算器相關(guān)應(yīng)用也因為芯片的進(jìn)步，無論是一般的 PC 或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到 400MHz (如 Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工藝的需求也漸漸越來越多。 這些設(shè)計需求都有廠商可大量生產(chǎn)。



17、兩個常被參考的特性阻抗公式：

微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是 PCB 板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及 1<(Er)<15 的情況才能應(yīng)用。



帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在 W/H<0.35 及 T/H<0.25 的情況才能應(yīng)用。



18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應(yīng)用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如 flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。



19、剛?cè)岚逶O(shè)計是否需要專用設(shè)計軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？

可以用一般設(shè)計 PCB 的軟件來設(shè)計柔性電路板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠商生產(chǎn)。由于制造的工藝和一般 PCB 不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其**。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。



20、適當(dāng)選擇 PCB 與外殼接地的點的原則是什么？

選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。

超實用的高頻PCB電路設(shè)計70問答 之四

36、對于全數(shù)字信號的 PCB，板上有一個 80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？

確保時鐘的驅(qū)動能力，不應(yīng)該通過保護(hù)實現(xiàn)，一般采用時鐘驅(qū)動芯片。一般擔(dān)心時鐘驅(qū)動能力，是因為多個時鐘負(fù)載造成。采用時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅(qū)動芯片，除了保證與負(fù)載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。

37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響??？

時鐘信號越短，傳輸線效應(yīng)越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS 信號可以滿足驅(qū)動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM 時鐘線（80M-90M），這些時鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

39、什么是走線的拓?fù)浼軜?gòu)？

Topology,有的也叫 routing order.對于多端口連接的網(wǎng)絡(luò)的布線次序。

40、怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性？

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

41、怎樣通過安排疊層來減少 EMI 問題？

首先，EMI 要從系統(tǒng)考慮，單憑 PCB 無法解決問題。層迭對 EMI 來講，我認(rèn)為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對抑制共模干擾有好處。



42、為何要鋪銅？

一般鋪銅有幾個方面原因。１，EMC.對于大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如 PGND 起到防護(hù)作用。２，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的PCB 板層鋪銅。３，信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當(dāng)然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統(tǒng)中，包含了dsp和 pld，請問布線時要注意哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸在線的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個 DSP，時 鐘，數(shù)據(jù) 信號走線拓普也會影響信號質(zhì)量和時序，需要關(guān)注。

44、除 protel 工具布線外，還有其他好的工具嗎？

至于工具，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長。

45、什么是“信號回流路徑”？

信號回流路徑,即 return current。高速數(shù)字信號在傳輸時，信號的流向是從驅(qū)動器沿 PCB 傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson 在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI 分析的就是這個圍場的電磁特性，以及他們之間的耦合。

46、如何對接插件進(jìn)行SI分析？

在 IBIS3.2 規(guī)范中，有關(guān)于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件（HYPERLYNX 或 IS_multiboard），建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一般從接插件手冊中得到。當(dāng)然這種方式會不夠精確，但只要在可接受范圍內(nèi)即可。

47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極管匹配。

48、采用端接（匹配）的方式是由什么因素決定的？

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。

49、采用端接（匹配）的方式有什么規(guī)則？

數(shù)字電路最關(guān)鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。Mentor ICX 產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的 IBIS 模型對器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路的板級和系統(tǒng)級仿真？

IBIS 模型是行為級模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他結(jié)構(gòu)級模型。